一数电一、卡诺图与门电路与 D/A 与 ROM#
思路
- 四小问各自独立：第一问把最小项与约束项填卡诺图化最简与或式；第二问由 TTL 门电路写输出 Y 的表达式；第三问按 T 型电阻网络写 D/A 转换器输出表达式并代入给定数字量；第四问由 ROM 阵列图写出输出表达式、列真值表并说明逻辑功能。
逻辑代数与卡诺图化简
数字逻辑与数字电路
本卷考法
- 含约束项的卡诺图化简为最简与或式
本卷实例
- 关键一步：把最小项填一、约束项填叉，再按二四八格成圈
- 中间结果：约束项对应方格可并入圈内，且不必再单列乘积项
- 卡点：最小项与约束项分两项给出，遗漏约束项会少圈一圈
考点详解（要点 / 步骤 / 公式 / 考法 / 易错）
要点
- 逻辑函数化简可用公式法也可用卡诺图法，卡诺图更适合带约束项的情形
- 约束项在卡诺图中记为叉，能圈就圈进圈里以取得更大的圈
- 圈越大项越少，每圈包含的方格数为二的整数次幂
- 无关项与任意项不产生新的圈，只用来帮助扩大已有的圈
步骤
- 把逻辑函数按最小项填入卡诺图，约束条件对应的格填成叉
- 按二、四、八格成圈，圈内至少含一个未被圈过的一，圈可以重叠
- 每圈消去取值发生变化的变量，只保留取值不变的变量
- 把所有圈对应的乘积项或起来得到最简与或式
通用考法
- 本卷考过含约束项的卡诺图化简为最简与或式
- 用卡诺图求最简与或表达式
- 含约束条件的逻辑函数化简
- 由最简式反推需要几个门电路
常见易错
- 本卷考过约束项未用于扩大圈，或把约束项当成必须为一
- 把约束项当成必须为 1 的项，或漏圈可以用约束项扩大的圈
- 圈数为二的整数次幂以外的方格数
公式
组合逻辑电路设计
数字逻辑与数字电路
本卷考法
- 由 TTL 门电路写输出逻辑表达式
本卷实例
- 关键一步：从输入向输出逐级写各门输出，再按德摩根展开化简
- 中间结果：输出为若干与非项相与的形式，可列真值表复核
- 卡点：相关门电路的具体接法以图给出，需回原卷核对图
考点详解（要点 / 步骤 / 公式 / 考法 / 易错）
要点
- 组合逻辑的输出只由当前输入决定，不含记忆元件
- 设计流程是列真值表、写表达式、化简、再映射到给定器件
- 用译码器或数据选择器实现时，输出写成最小项之和的形式最方便
- 全加器要考虑低位来的进位，全减器要考虑低位来的借位
步骤
- 按功能描述列真值表，输入输出个数要与题意一致
- 写出每个输出的最小项表达式并化简
- 把表达式改写成给定器件（译码器、数据选择器、与非门）能直接实现的形式
- 按器件引脚特性追加必要的门电路并把输入端接好
通用考法
- 本卷考过由 TTL 门电路写输出逻辑表达式
- 用译码器或数据选择器加适当门电路设计指定逻辑功能
- 仅用与非门实现给定逻辑功能
- 设计一位全加或全减器
常见易错
- 本卷考过化简时漏掉门电路输出端的反号
- 控制信号取 0 与取 1 对应的加与减搞反
- 接器件时忘记译码器的输出是低有效
公式
数模与模数转换器
数字逻辑与数字电路
本卷考法
- 由 T 型电阻网络写 D/A 输出电压表达式
本卷实例
- 关键一步：按 T 型网络权电流关系，把数字位按位权写成加和式
- 中间结果：输出电压含参考电压、位数与各数字位加权三者组合
- 卡点：数字量与位权的对应关系以电路图给出，需回原卷核对图
考点详解（要点 / 步骤 / 公式 / 考法 / 易错）
要点
- 数模转换的分辨率由位数决定，位数越多最小输出电压越小
- 转换误差有量化误差、失调误差与增益误差之分
- 模数转换要经过采样、保持、量化与编码四个环节
- 转换时间与分辨率互相制约，速度与精度需要折衷
步骤
- 由位数与满量程算出最小输出增量即分辨率
- 按绝对误差要求校核位数是否足够
- 写出理想输出与实际输出的偏差表达式，判断属于哪类误差
- 需要时可加上失调与增益的补偿措施
通用考法
- 本卷考过由 T 型电阻网络写 D/A 输出电压表达式
- 由位数与满量程求分辨率与量化误差
- 由精度要求反推所需位数
- 说明各类转换误差的来源与补偿办法
常见易错
- 本卷考过位权次序写反，或分辨率分母漏减一
- 分辨率的分母写成二的位数次幂而漏减一
- 把量化误差写成分辨率本身而不是它的二分之一
公式
组合逻辑电路设计
数字逻辑与数字电路
本卷考法
- 由 ROM 阵列图写输出表达式并列真值表
本卷实例
- 关键一步：按阵列中二极管或三极管的接入位置定最小项，再相或
- 中间结果：输出为若干最小项之和，据此列真值表说明逻辑功能
- 卡点：阵列接法以图给出，需回原卷核对图
考点详解（要点 / 步骤 / 公式 / 考法 / 易错）
要点
- 组合逻辑的输出只由当前输入决定，不含记忆元件
- 设计流程是列真值表、写表达式、化简、再映射到给定器件
- 用译码器或数据选择器实现时，输出写成最小项之和的形式最方便
- 全加器要考虑低位来的进位，全减器要考虑低位来的借位
步骤
- 按功能描述列真值表，输入输出个数要与题意一致
- 写出每个输出的最小项表达式并化简
- 把表达式改写成给定器件（译码器、数据选择器、与非门）能直接实现的形式
- 按器件引脚特性追加必要的门电路并把输入端接好
通用考法
- 本卷考过由 ROM 阵列图写输出表达式并列真值表
- 用译码器或数据选择器加适当门电路设计指定逻辑功能
- 仅用与非门实现给定逻辑功能
- 设计一位全加或全减器
常见易错
- 本卷考过把阵列的线与关系当成或关系
- 控制信号取 0 与取 1 对应的加与减搞反
- 接器件时忘记译码器的输出是低有效
公式